GaN HEMT 고속 스위칭 평가 시 동적 온-저항 급증 및 전류 붕괴 현상 원인 분석과 트러블슈팅 가이드

🌐 English Abstract

This article provides an in-depth troubleshooting guide for Dynamic Rds(on) degradation and current collapse caused by electron trapping during high-speed switching reliability tests in GaN HEMTs. It explores the physical mechanisms behind surface and buffer layer trap states, details measurement setup optimization using Double Pulse Testing (DPT), and outlines practical hardware and device-level mitigation strategies. Power electronics engineers will gain actionable insights into minimizing switching losses and improving long-term device stability.

차세대 전력반도체 시장에서 질화갈륨(GaN, Gallium Nitride) HEMT(High Electron Mobility Transistor)는 높은 밴드갭(Wide Bandgap)과 우수한 수송 특성을 바탕으로 빠르게 기존 실리콘(Si) MOSFET을 대체하고 있습니다. 특히 수 MHz 대역의 높은 스위칭 주파수 구현이 가능하여 전력 변환 장치(Power Converters)의 소형화 및 고효율화를 이끄는 핵심 소자로 주목받고 있습니다.

그러나 GaN HEMT를 실제 고전압·고속 스위칭 신뢰성 평가 환경에 적용하다 보면, 디바이스가 턴온(Turn-on)되는 순간 드레인-소스 간 저항이 정상적인 정적 온-저항($R_{DS(on),stat}$) 대비 수배에서 많게는 십수 배까지 급증하는 동적 온-저항(Dynamic $R_{DS(on)}$) 상승 문제에 직면하게 됩니다. 이 현상이 심화되면 채널 내 전류가 심각하게 제한되는 전류 붕괴(Current Collapse)로 이어지며, 전력 손실 급증, 열 폭주(Thermal Runaway), 나아가 시스템 파괴를 유발합니다.

본 포스팅에서는 GaN HEMT 평가 과정에서 발생하는 전자 트래핑(Electron Trapping) 메커니즘을 물리학적으로 파악하고, 이를 정확하게 측정·분석하여 실무 회로 및 공정 차원에서 해결하는 트러블슈팅 방안을 상세히 기술합니다.

1. 동적 온-저항 급증 및 전류 붕괴의 물리적 메커니즘

GaN HEMT는 AlGaN/GaN 이종접합(Heterojunction) 구조에서 자발적 분극(Spontaneous Polarization)과 압전 분극(Piezoelectric Polarization)에 의해 형성되는 2차원 전자 가스(2DEG, Two-Dimensional Electron Gas) 채널을 활용합니다. 도핑 없이도 고농도·고이동도의 전자가 채널에 존재하므로 전도 손실이 매우 적은 장점이 있습니다.

하지만 스위칭 오프(OFF) 상태에서 높은 드레인 전압($V_{DS}$)이 인가될 때 발생되는 높은 전계(High Electric Field)로 인해 전자가 정상 채널 영역을 벗어나 결정 결함이나 에너지 트랩 수준(Trap Levels)에 포획되는 전자 트래핑(Electron Trapping)이 발생합니다. 주요 트래핑 영역은 크게 두 가지로 나뉩니다.

가. 표면 트래핑과 가상 게이트 효과 (Surface Trapping & Virtual Gate Effect)

게이트와 드레인 사이의 AlGaN 표면 상태(Surface States)에 포획된 전자들은 음의 전하를 띠게 됩니다. 이 포획된 전자 집합체는 마치 게이트 전극처럼 작용하여 하부의 2DEG 채널 전하를 밀어내고 空乏領域(Depletion Region)을 형성합니다. 이를 가상 게이트 효과(Virtual Gate Effect)라고 부르며, 턴온 순간 2DEG 농도를 급격히 감소시켜 채널 저항을 상승시킵니다.

나. 버퍼층 및 기판 트래핑 (Buffer Layer & Substrate Trapping)

GaN 에피택시(Epitaxy) 공정 시 누설 전류 차단을 위해 버퍼층에 탄소(Carbon, C)나 철(Iron, Fe)을 도핑합니다. 오프 상태의 높은 드레인 바이어스 조건에서 채널의 고에너지 전자(Hot Electrons)가 버퍼층 심부(Deep Level Traps)로 주입되어 트랩됩니다. 턴온 직후 이 트랩된 전자가 즉시 방출(De-trapping)되지 못하면 채널 아래쪽에서 전위 장벽을 형성하여 $R_{DS(on)}$을 크게 증가시킵니다.

결과적으로 전자 트래핑 시간보다 방출 시간(Emission Time Constant, $\tau_e$)이 훨씬 길기 때문에, 고속 스위칭 환경일수록 트랩된 전자가 누적되어 동적 온-저항이 지속적으로 상승하고 전류 붕괴 현상이 더욱 현저해집니다.

2. 동적 온-저항 정확한 측정을 위한 평가 환경 세팅

동적 온-저항 트러블슈팅의 첫 단계는 노이즈 및 측정 오차(Measurement Artifacts)를 배제하고 소자의 순수한 특성 변화를 정확히 캡처하는 것입니다.

가. 이중 펄스 테스트(DPT, Double Pulse Test) 기법의 최적화

동적 온-저항 평가에는 주로 이중 펄스 테스트(Double Pulse Test)가 사용됩니다. 첫 번째 펄스로 부하 인덕터에 원하는 전류 수준을 충전한 후, 오프 구간에서 높은 $V_{DS}$ 스트레스를 가하고, 두 번째 펄스가 켜지는 순간(Turn-on Transient)의 $R_{DS(on)}$을 정밀 측정합니다.

• 클램핑 회로(Clamping Circuit) 적용: 턴오프 상태의 높은 $V_{DS}$(예: 600V)와 턴온 상태의 낮은 $V_{DS}$(예: 수 V)를 단일 오실로스코프 채널로 측정 시, 스코프 증폭기 포화(Saturation) 현상으로 인해 오차가 발생합니다. 고속 전압 클램퍼(Diode Clamping Circuit)를 정밀 구성하여 오버슛 및 오프셋 오차를 방지해야 합니다.
• 동적 저항 추출 시점 설정: 턴온 직후 스위칭 노이즈(Ringing)가 잦아드는 100ns~500ns 시점에서의 저항 값을 샘플링하여, 과도 상태 노이즈와 실제 트래핑으로 인한 저항 상승분을 분리해야 합니다.
• 자체 발열(Self-heating) 배제: 주열 효과로 인한 저항 증가와 전자 트래핑 효과를 구분하기 위해, 펄스 폭을 10$\mu s$ 이하로 짧게 유지하고 듀티 사이클(Duty Cycle)을 0.1% 미만으로 제한해야 합니다.

3. 동적 온-저항 급증 문제 트러블슈팅 및 최적화 전략

실무 현장에서 동적 온-저항 상승 폭이 허용 기준치(일반적으로 정적 저항의 1.2~1.5배 이내)를 초과할 경우, 다음과 같은 단계를 통해 문제를 진단하고 해결할 수 있습니다.

가. 게이트 드라이브 회로 및 파라미터 최적화

스위칭 과도기 동안의 $dV/dt$ 및 $dI/dt$는 트래핑 양에 직결됩니다.

• 턴오프 게이트 음전압($V_{GS,off}$) 조정: 과도한 음의 게이트 바이어스(예: -5V 이하)는 게이트-드레인 간 전계 기울기를 가중시켜 표면 트래핑을 악화시킬 수 있습니다. 소자의 문턱 전압($V_{th}$) 마진이 허용하는 한, 턴오프 전압을 0V 또는 -2V 내외로 완화하여 전계 집중을 감소시킵니다.
• 게이트 저항($R_g$) 분리 제어: Turn-on 게이트 저항($R_{g,on}$)과 Turn-off 게이트 저항($R_{g,off}$)을 개별 설계합니다. $R_{g,off}$를 적절히 증가시켜 $dV/dt$를 제어하면 핫 엘렉트론 주입 현상을 줄여 버퍼층 트래핑을 대폭 완화할 수 있습니다.

나. 소자 구조 및 공정 기반의 최적화 (Device Level Solutions)

소자 제조 공정 단에서는 전계 완화와 표면 결함 제거가 핵심 요소입니다.

개선 기술 항목	주요 메커니즘	Dynamic Rds(on) 개선 효과
필드 플레이트(Field Plate) 설계	게이트/소스 연장 금속층을 통한 전계 분산	게이트 에지 전계 집중 완화로 표면 트래핑 대폭 감소
SiN 패시베이션(Passivation)	LPCVD/PECVD 기반 SiN 층으로 표면 댕글링 폰드 제거	가상 게이트 효과 억제 및 표면 트랩 밀도($N_{ss}$) 저감
버퍼층 도핑 프로파일 최적화	C-doping 농도 단차 제어 및 AlGaN 백 바이어스층 도입	고전압 오프 상태에서 버퍼층 심부 전자 주입 차단

다. 엣지 케이스(Edge Cases) 및 실무 디버깅 팁

• 온도 의존성 평가(Temperature Dependence): 트랩 포획 전자의 방출 속도는 온도에 비례합니다. 고온(예: 125°C~150°C)에서 Dynamic $R_{DS(on)}$이 상온 대비 오히려 감소하는 형태를 보인다면, 이는 열 에너제틱 방출(Thermal Emission)에 의한 디트래핑 반응이 우세한 경우입니다. 반면 고온에서 저항이 폭발적으로 상승한다면 트랩 레벨 자체가 매우 깊거나 열 발생에 의한 기판 상호작용이 원인이므로 에피택시 불량을 의심해야 합니다.
• 스위칭 토폴로지 변경 고려: 하드 스위칭(Hard Switching) 조건에서 전자 트래핑 손실이 심각하다면, ZVS(Zero Voltage Switching)와 같은 소프트 스위칭 토폴로지로 전환하는 방안을 고려합니다. $V_{DS}$가 0V에 도달한 후 턴온되므로 전계에 의한 전자 주입과 트래핑이 크게 감소합니다.

4. 결론 및 요약

GaN HEMT 전력반도체 적용 시 발생하는 동적 온-저항(Dynamic $R_{DS(on)}$) 급증 및 전류 붕괴 현상은 고속·고전압 스위칭 환경에서 소자의 신뢰성을 위협하는 가장 큰 요소 중 하나입니다. 이 문제는 단순한 소자 자체의 물리적 결함뿐만 아니라, 측정 방법의 정밀도 및 게이트 제어 회로 특성에 맞물려 복합적으로 나타납니다.

체계적인 트러블슈팅을 위해서는 다음 세 가지 접근법을 통합 실행해야 합니다.

1. 정밀 클램핑 기반 이중 펄스 테스트(DPT)를 구축하여 노이즈 및 포화 오차 없는 정확한 Dynamic $R_{DS(on)}$ 수치를 확보합니다.
2. 게이트 전압 바이어스($V_{GS,off}$)와 저항($R_g$)을 제어하여 오프 과도기의 $dV/dt$ 전계 스트레스를 완화합니다.
3. 소자 선택 단계에서 Multi-Field Plate 구조 및 SiN 패시베이션 공정이 고도화된 칩셋을 채택하여 표면 및 버퍼 트랩에 의한 성능 저하를 원천 차단합니다.

이러한 체계적 원인 분석과 트러블슈팅을 적용함으로써 GaN HEMT의 뛰어난 스위칭 성능을 100% 이끌어내고, 시스템 전체의 고효율·고신뢰성을 성공적으로 달성할 수 있습니다.