SiC MOSFET HTGB 시험 중 문턱전압 불안정성 원인 분석과 트러블슈팅 가이드

🌐 English Abstract

This article provides a comprehensive technical guide on troubleshooting threshold voltage (Vth) instability and drain leakage current variations during High-Temperature Gate Bias (HTGB) reliability testing in SiC MOSFETs. It explores the root causes stemming from gate oxide charge trapping dynamics at the SiC/SiO2 interface, including PBTI and NBTI mechanisms. Practical engineering solutions such as Post-Oxidation Annealing (POA) process optimization, fast I-V characterization, and system-level gate driver tuning are discussed in depth.

실리콘 카바이드(Silicon Carbide, SiC) 전력 반도체는 높은 전도율, 광대역 전도대 갭(Wide Bandgap, WBG), 고온 동작 내성 덕분에 전기차(EV) 인버터 및 고전압 전력 변환 시스템의 핵심 소자로 자리 잡았습니다. 하지만 SiC MOSFET의 상용화 과정에서 가장 심각한 기술적 난제 중 하나는 바로 게이트 절연막 신뢰성(Gate Oxide Reliability)입니다.

특히 AEC-Q101 표준 및 JEDEC 규격에 따른 고온 게이트 바이어스(High Temperature Gate Bias, HTGB) 시험 중 발생하는 문턱전압(Threshold Voltage, $V_{th}$) 표류(Drift)와 드레인 누설전류(Drain Leakage Current, $I_{DSS}$) 변동은 양산 수율과 장기 신뢰성에 직격탄을 날립니다. 본 포스팅에서는 이러한 트러블슈팅 현장의 원인을 기반 물리 수준에서 분석하고, 프로세스 및 시스템 차원의 최적화 해결책을 다룹니다.

1. SiC MOSFET HTGB 시험과 게이트 절연막 트랩의 물리적 메커니즘

HTGB 시험은 소자에 높은 온도(보통 $175^\circ\text{C} \sim 200^\circ\text{C}$)와 최대 정격 게이트-소스 전압($V_{GS}$)을 지속적으로 가하여 게이트 절연막의 열화 정도를 평가하는 가속 수명 시험(Accelerated Life Test)입니다. 고온 및 고전계 조건에서 게이트 절연막 내부 및 계면에서 전하의 이동과 포획이 격렬하게 일어납니다.

SiC/SiO₂ 계면 특성과 높은 계면 결함 밀도($D_{it}$)

기존 실리콘(Si) 소자와 달리, SiC 열산화(Thermal Oxidation) 과정에서는 열화 과정에서 잔류 탄소 클러스터(Carbon Clusters)나 실리콘 아질산염 결함이 $SiC/SiO_2$ 계면에 다량 잔존합니다. 이로 인해 계면 트랩 밀도(Interface Trap Density, $D_{it}$) 및 경계 트랩 밀도(Border Trap Density, $N_{bt}$)가 실리콘 대비 1~2 오더(Order) 이상 높게 형성됩니다.

PBTI 및 NBTI에 의한 전하 포획 메커니즘

HTGB 시험은 바이어스 극성에 따라 두 가지로 구분되며, 각각 고유한 전하 축적 인과관계를 갖습니다.

• 양의 고온 게이트 바이어스(HTGB+, Positive BTI): 양(+)$V_{GS}$가 인가되면 채널 영역의 전자가 전도대(Conduction Band)에서 양자 터널링(Fowler-Nordheim Tunneling 또는 Direct Tunneling) 현상으로 게이트 절연막 내 근접 경계 트랩(Near-Interface Border Traps)으로 포획됩니다. 이는 전도 채널을 형성하기 위해 더 높은 전압을 요구하게 만드므로 문턱전압의 양의 방향 이동($+V_{th}$ Shift)을 유발합니다.
• 음의 고온 게이트 바이어스(HTGB-, Negative BTI): 음(-)$V_{GS}$가 인가되면 산화막 내부의 정공(Hole) 포획 또는 계면 상태의 수소 이탈(Passivated H Atom Desorption)이 발생하여 문턱전압의 음의 방향 이동($-V_{th}$ Shift)이 나타나며, 오프 상태 누설전류 특성을 악화시킵니다.

2. Vth 불안정성 및 드레인 누설전류(IDSS) 변동 트러블슈팅 분석

HTGB 평가 중 관측되는 측정 스파이크나 규격 이탈(Out of Specification) 현상을 단순 불량으로 치부하면 근본적인 원인을 해결할 수 없습니다. 현장에서 마주치는 주요 이슈 현상과 메커니즘을 정밀히 분리해야 합니다.

가비상(Recoverable) 트랩 vs 영구적(Permanent) 열화 분리

SiC MOSFET의 $V_{th}$ 변동은 시간 경과 및 바이어스 해제 시 다시 복원되는 동적 트랩(Fast/Transient Traps)과 식각 및 결함 구조가 물리적으로 변경된 영구 트랩(Slow/Permanent Traps)으로 나뉩니다. 스트레스 인가 직후 $V_{th}$를 측정하는 시간(Measurement Delay)에 따라 측정값이 다르게 나오는 '측정 유도 오차(Measurement-Induced Artifact)'를 방지하기 위해 펄스 I-V 측정 기법(Pulsed I-V Measurement) 방식을 적용해야 합니다.

드레인 누설전류(IDSS) 급증 현상의 원인

HTGB+ 시험 중 드레인 누설전류($I_{DSS}$)가 변동하거나 급증하는 원인은 다음 세 가지로 요약할 수 있습니다.

1. 게이트 유도 드레인 누설전류(Gate-Induced Drain Leakage, GIDL): 게이트 옥사이드 하단 드레인 게이트 겹침 영역(Gate-Drain Overlap)의 전계가 집중되면서 밴드 간 터널링(Band-to-Band Tunneling) 현상이 가속화됩니다.
2. 에지 터미네이션(Edge Termination) 영역 전하 축적: 가드 링(Guard Ring) 및 JTE(Junction Termination Extension) 상부의 파시베이션(Passivation)층에 가해진 고온 전계로 인해 이온성 불순물이 이동(Ion Migration)하며 항복전압($BV_{DSS}$) 감소 및 $I_{DSS}$ 증가를 초래합니다.
3. 산화막 국소 파괴 전조 현상(SILC, Stress-Induced Leakage Current): 절연막 내부 트랩이 일렬로 연결되는 수직 퍼콜레이션 경로(Percolation Path)가 형성될 때 드레인 및 게이트 간 미세 누설전류가 튀는 현상이 관측됩니다.

3. 실무자를 위한 단계별 기술 개선 및 공정 최적화 방안

이러한 HTGB 신뢰성 이슈를 극복하고 $V_{th}$ 표류 폭을 규격 한도 내(보통 $\Delta V_{th} < \pm0.3\text{V}$)로 제어하기 위해 반도체 제조 공정 및 소자 설계 단계에서 적용해야 하는 최적화 가이드라인입니다.

공정 관점: post-Oxidation Annealing (POA) 공정 개선

게이트 옥사이드 형성 직후 수행하는 열처리(Annealing) 가스는 $SiC/SiO_2$ 계면의 결함을 수소화 또는 질화시켜 안정화하는 핵심 요소입니다.

• 일산화질소(NO) 및 아질산화질소(N₂O) 질화 처리: 고온 $NO$ 열처리를 통해 계면에 질소(N) 원자를 고농도로 패시베이션(Passivation)시킴으로써, 계면 상태 밀도($D_{it}$)를 $10^{11} \text{cm}^{-2}\text{eV}^{-1}$ 수준까지 획기적으로 낮춥니다.
• 초고온 초임계 수소/아몬니아 패시베이션: $NO$ 처리 후 추가적인 수소 열처리를 결합하여 딥 트랩(Deep Level Traps) 영역을 봉인하고, PBTI 시 전자 포획 확률을 물리적으로 차단합니다.

구조 및 전계 완화 관점: 게이트 트렌치/플래너 구조 및 중앙 차폐 레이아웃

소자 설계 측면에서는 절연막에 가해지는 최대 전계 $E_{ox}$를 3 MV/cm 이하로 낮추는 전계 차폐(Electric Field Shielding) 기법이 필수적입니다.

• Deep p-well 차폐 구조: 트렌치(Trench) 밑면 또는 플래너(Planar) 게이트 코너 영역 아래에 고농도 p+ 웰(Well)을 깊게 형성하여 고전압 인가 시 고전계가 옥사이드가 아닌 P-N 접합 영역에 집중되도록 유도합니다.
• 게이트 옥사이드 두께 최적화: 도핑 농도와의 트레이드오프(Trade-off) 관계를 고려하여 게이트 산화막 두께를 40~50nm 수준으로 균일하게 제어함으로써 F-N 터널링 가능성을 물리적으로 제한합니다.

회로/시스템 관점: 게이트 드라이버 구동 전압 최적화

이미 양산 중인 모듈 시스템 단계에서 $V_{th}$ 변동 문제를 완화하기 위해 구동 회로 파라미터를 재조정하는 방법입니다.

• $V_{GS,on}$ 및 $V_{GS,off}$ 전압 세팅 제어: 과도한 $V_{GS,on}$ (예: +20V 이상) 사용을 지양하고, 온-저항($R_{DS(on)}$) 수용 범위 내에서 +15V ~ +18V로 낮추어 PBTI 구동 전계를 줄입니다. 오프 시에도 $-5\text{V}$ 이하의 과도한 음의 바이어스는 NBTI를 유발하므로 $-2\text{V} \sim -3\text{V}$ 수준으로 클램핑합니다.
• 스위칭 슬루레이트($dv/dt$) 억제: 게이트 저항($R_{G,ext}$)을 정밀 조정하여 과도 스파이크 전압이 게이트 옥사이드에 오버슈트(Overshoot)로 전달되는 현상을 막습니다.

4. HTGB 트러블슈팅 성능 최적화 요약 표

아래 표는 HTGB 불량 모드별 원인 분석과 현장에서 빠르게 적용할 수 있는 엔지니어링 대책을 정리한 요약본입니다.

불량/변동 현상	주요 물리적 원인	공정/소자 단 대책	응용/시스템 단 대책
HTGB+ 후 Vth 지속적 증가 (+Shift)	F-N 터널링을 통한 전자 포획 및 경계 트랩($N_{bt}$) 축적	POA 시 $NO$ 가스 밀도 향상, 게이트 옥사이드 두께 증가	턴온 전압($V_{GS,on}$) 상한을 +18V 이하로 인하
HTGB- 후 Vth 감소 및 Leakage 상승 (-Shift)	정공(Hole) 포획 및 계면 상태 수소 이탈 현상	계면 수소 패시베이션 최적화, P-well 접합 스파이킹 차단	턴오프 전압($V_{GS,off}$)을 $-2\text{V}$ 수준으로 유연화
HTGB 중 IDSS 수치 변동 스파이크	에지 터미네이션 필드 플레이트(Field Plate) 이온 이동 및 SILC	파시베이션 Nitride/PIX 막질 증착 온도 및 도펀트 제어	드레인 대미지 차단용 스나버(Snubber) 회로 보강

5. 결론 및 향후 기술 전망

SiC MOSFET의 HTGB 시험 시 나타나는 문턱전압($V_{th}$) 불안정성과 드레인 누설전류 변동은 SiC 소재 특유의 넓은 밴드갭과 $SiC/SiO_2$ 계면의 결함 밀도에서 유래하는 복합적인 현상입니다. 이를 성공적으로 트러블슈팅하기 위해서는 단순한 통과/불합격 판정을 넘어, 동적 전하 포획 메커니즘과 영구적 구조 열화를 물리적으로 완벽히 구분해야 합니다.

최근 파운드리 및 소자 업체들은 질화 열처리(Nitridation) 고도화뿐만 아니라 high-k 게이트 절연막 적용, 게이트 옥사이드 이중층(Bi-layer Oxide) 기술 등 새로운 대안을 도입하고 있습니다. 시스템 및 응용 엔지니어 역시 소자의 BTI 데이터시트 특성을 면밀히 파악하여 구동 전압 범위를 최적화할 때, 차량용 인버터 및 산업용 전력 변환 장치에서 최상위 수준의 신뢰성과 성능을 확보할 수 있을 것입니다.