SiC MOSFET 전력모듈 파워 사이클링 시험 중 와이어 봉딩 힐 크랙에 의한 접합 온도 추정 오차 및 동적 온저항 상승 트러블슈팅

🌐 English Abstract

This article provides an in-depth technical analysis of junction temperature ($T_j$) estimation errors and dynamic $R_{DS(on)}$ growth caused by wire bonding heel cracks during Power Cycling Tests (PCT) of SiC MOSFET power modules. It explains the physical mechanisms of thermal fatigue at the wire-chip interface and demonstrates how parasitic resistance shifts corrupt Temperature Sensitive Electrical Parameter (TSEP) calibrations. Practical engineering troubleshooting methods, including kelvin connection isolation, dual-parameter decoupling, and in-situ health monitoring, are presented for precise power electronics reliability evaluation.

탄화규소(Silicon Carbide, SiC) 전력 반도체는 높은 전압 견딤 성능과 빠른 스위칭 속도, 우수한 열전도율을 바탕으로 전기차(EV) 인버터, 신재생에너지 변환장치 및 산업용 고전압 전력 모듈의 핵심 소자로 자리 잡았습니다. 그러나 SiC MOSFET 전력 모듈을 고출력 밀도 환경에서 운영할 때, **파워 사이클링 시험(Power Cycling Test, PCT)** 과정에서 발생하는 패키징 열화 현상은 시스템 신뢰성 검증의 가장 큰 걸림돌 중 하나입니다.

특히 파워 사이클링 중 발생되는 **와이어 봉딩 힐 크랙(Wire Bonding Heel Crack)**은 소자의 물리적 결함에 그치지 않고, 전기적 정밀 측정 기준을 흔들어 놓습니다. 와이어 접합부의 힐 크랙으로 인해 와이어 기둥 본체의 저항이 변하면, 실시간으로 접합 온도(Junction Temperature, $T_j$)를 측정하기 위해 사용하는 **온도 감지 전기적 파라미터(Temperature Sensitive Electrical Parameter, TSEP)**에 심각한 왜곡이 발생합니다. 본 포스팅에서는 이러한 온도 추정 오차의 발생 메커니즘을 수학적·물리적으로 정밀 분석하고, 동시에 수반되는 **동적 온저항(Dynamic On-Resistance, Dynamic $R_{DS(on)}$)** 상승 현상을 정밀하게 분리해 내는 엔지니어링 트러블슈팅 절차를 다룹니다.

1. SiC MOSFET 와이어 봉딩 힐 크랙의 발생 메커니즘

SiC MOSFET 전력 모듈 내부의 파워 실리콘 단자 및 칩 상부 금속화 레이어(Top Metallization, 주로 Al 또는 Cu)는 고열 소산 구조로 설계됩니다. 그럼에도 불구하고, 칩과 Interconnect 간의 **열팽창계수 불일치(Coefficient of Thermal Expansion Mismatch, CTE Mismatch)**는 강력한 열-기계적 응력(Thermo-mechanical Stress)을 유발합니다.

• SiC 칩의 CTE: 약 $4.0 \times 10^{-6} / \text{K}$
• 알루미늄(Al) 와이어의 CTE: 약 $23.1 \times 10^{-6} / \text{K}$
• 구리(Cu) 와이어의 CTE: 약 $16.5 \times 10^{-6} / \text{K}$

파워 사이클링 시험 시 대전류에 의해 $T_j$가 급격히 상승 및 하강($\Delta T_j \approx 80\text{K} \sim 125\text{K}$)함에 따라 접합부에 지속적인 전단 응력(Shear Stress)이 가해집니다. 이 응력은 와이어 본드 풋(Bond Foot)과 칩 면이 만나는 모서리 부분, 즉 **힐(Heel) 영역**에 집중됩니다. 구부러진 와이어의 국소적 변형률(Localized Strain)이 반복되면서 마이크로 크랙(Micro-crack)이 생성되고, 이 크랙은 파워 사이클 횟수($N_c$)가 증가함에 따라 와이어 내부로 전파(Crack Propagation)되어 최종적으로 **와이어 리프트오프(Wire Lift-off)**에 도달하게 됩니다.

💡 핵심 포인트: 힐 크랙(Heel Crack)은 접합부 완전히 떨어져 나가는 Lift-off 이전 단계에서, 물리적 단면적을 지속적으로 줄여 유효 와이어 기생 저항($R_{wire}$)을 점진적으로 증가시킵니다.

2. TSEP 기반 접합 온도($T_j$) 추정 오차 유발 원인 분석

파워 사이클링 시험 중 실시간 $T_j$ 측정을 위해 가장 널리 쓰이는 방법은 소자의 바디 다이오드 순방향 전압 drop($V_{SD}$)이나 문턱전압($V_{GS(th)}$)을 정전류 센싱 모드(Sense Current, $I_{sense} \approx 10\text{mA} \sim 100\text{mA}$)에서 측정하는 **TSEP(Temperature Sensitive Electrical Parameter)** 방식입니다.

가. 오차 발생의 수학적 메커니즘

센싱 모드에서 측정되는 전압 $V_{meas}$는 순수 다이오드 물리 특성에 의한 전압 $V_{SD}(T_j)$뿐만 아니라, 전류 센싱 경로상에 위치한 기생 저항 성분의 전압 강하를 포함합니다.

$V_{meas} = V_{SD}(T_j) + I_{sense} \times (R_{wire} + R_{parasitic})$

초기 상태($N_c = 0$)에서 캘리브레이션(Calibration)된 온도 곡선은 $R_{wire,0}$에 고정되어 있습니다. 그러나 파워 사이클링 진행에 따라 힐 크랙이 성장하면 와이어 저항이 $\Delta R_{wire}$ 만큼 증가합니다. 이에 따라 센싱 전압은 다음과 같이 왜곡됩니다.

$V_{meas, degraded} = V_{SD}(T_j) + I_{sense} \times (R_{wire,0} + \Delta R_{wire})$

바디 다이오드의 $V_{SD}$ 온도 계수(Temperature Coefficient, $k_{TSEP}$)는 일반적으로 음의 값을 가집니다(약 $-1.5\text{mV/}^\circ\text{C} \sim -2.5\text{mV/}^\circ\text{C}$). 저항 증가로 인해 센싱 전압 $V_{meas}$가 상승하게 되면, 계측 시스템은 온도가 **실제 온도보다 더 낮아진 것으로 오인(Underestimation)**하게 됩니다.

현상 (Phenomenon)	전기적 영향 ($V_{meas}$)	TSEP 추정 온도 ($T_{j,est}$)	실제 온도 ($T_{j,real}$)
와이어 힐 크랙 발생 ($\Delta R_{wire} > 0$)	전압 강하 증가 ($V_{meas} \uparrow$)	과소 평가 (Underestimated)	상승 (Current Crowding으로 실제 $T_j \uparrow$)

이 왜곡 현상 때문에 실제 칩 내부 접합 온도는 과도한 전류 집중(Current Crowding)과 열 발산 저하로 이미 **안전 열 한계($T_{j,max}$)**를 초과했음에도 불구하고, 수집 시스템상에는 정상 온도로 표시되어 소자가 돌발적으로 **열 폭주(Thermal Runaway)** 및 열화 파괴되는 현상이 발생합니다.

3. 동적 온저항(Dynamic $R_{DS(on)}$) 상승과의 상호작용 및 분리 분석

SiC MOSFET의 경우, 패키징의 열화와 별개로 반도체 에피층(Epitaxial Layer) 및 칩 계면의 **트랩 상태(Trap States)**에 의해 소자가 스위칭을 재개할 때 전도 저항이 순간적으로 높아지는 **동적 온저항(Dynamic $R_{DS(on)}$)** 현상이 동반될 수 있습니다.

트러블슈팅 과정에서는 **(1) 반도체 칩 자체의 정전기적/결정학적 열화로 인한 동적 온저항 상승**과 **(2) 와이어 힐 크랙으로 인한 순수 구조적 저항($R_{wire}$) 증가**를 반드시 명확하게 분리(Decoupling)하여 원인을 진단해야 합니다.

가. 원인 구별을 위한 응답 시간 특성 비교

• 전자 트래핑에 의한 Dynamic $R_{DS(on)}$: 스위칭 온(Turn-on) 직후 마이크로초($\mu\text{s}$) 대역에서 저항이 폭발적으로 높았다가 시간 경과에 따라 디트래핑(Detrapping) 되면서 안정화되는 **과도 응답(Transient Response)**을 보입니다.
• 와이어 힐 크랙에 의한 $R_{DS(on)}$ 상승: 온스위칭 후 지속 시간과 상관없이 저항의 오프셋(Offset) 자체가 상승해 있는 **DC적 지속성(Static/DC Offset)**을 가집니다.

4. 현업 트러블슈팅 및 가온/계측 정밀화 프로토콜

와이어 봉딩 힐 크랙에 따른 $T_j$ 오차와 온저항 편차를 최소화하고, 정확한 시험 결과 및 수명 모델(Lifetime Model)을 도출하기 위한 실무 트러블슈팅 단계는 다음과 같습니다.

Step 1: 4-와이어 켈빈 센싱(Kelvin Connection) 경로의 재검증

가장 흔한 실수는 파워 사이클링 시험기의 주 전류 경로(Main Current Path)와 센싱 단자가 단일 와이어 풋을 공유하도록 설계되어 있는 경우입니다. 메인 와이어의 힐 크랙이 진행되면 센싱 경로의 기준 전위 자체가 인가 전류의 지배를 받게 됩니다.

• 개선 조치: 칩 최상면의 센싱 패드(Sense Pad)에 완전히 독립된 **독립형 켈빈 소스 와이어(Dedicated Kelvin Source Wire)**를 전용 배치하여 대전류 유입에 따른 전압 강하가 센싱 라인에 유입되지 않도록 기계적으로 분리합니다.

Step 2: 이중 TSEP(Dual-Parameter TSEP) 교차 검증 기법 도입

단일 변수($V_{SD}$)만을 모니터링할 경우 힐 크랙에 의한 저항 증가를 파악하기 불가능합니다. 따라서 $V_{SD}$ 모니터링과 더불어 문턱전압 변동량($\Delta V_{GS(th)}$) 및 게이트 누설 전류($I_{GSS}$)를 복합 모니터링하는 **듀얼 센싱 프로토콜**을 적용합니다.

문턱전압 $V_{GS(th)}$ 측정은 소스 메인 와이어에 흐르는 센싱 전류가 비할 데 없이 적어($\approx 1\text{mA}$) 힐 크랙 저항 증가량($\Delta R_{wire}$)에 대한 오차 감도가 매우 적습니다. $V_{SD}$ 추정 온도와 $V_{GS(th)}$ 추정 온도 간에 괴리(Divergence)가 발생하기 시작하면, 이를 **와이어 힐 크랙 발생의 Early Warning 신호**로 판정합니다.

Step 3: 실시간 펄스 인젝션 방식의 $R_{wire}$ 실시간 보정(In-situ Compensation)

시험 중 파워 온(Power-On) 주기 직후, 대전류 상태와 미세 전류 상태를 순차적으로 고속 펄스 인젝션하여 와이어 저항 변화량 $\Delta R_{wire}$을 계산 및 역산 추출합니다.

$\Delta R_{wire} = \frac{V_{meas}(I_{high}) - V_{meas}(I_{low}) - [V_{SD}(I_{high}, T_j) - V_{SD}(I_{low}, T_j)]}{I_{high} - I_{low}}$

추출된 $\Delta R_{wire}$ 값을 알고리즘 상에서 주기적으로 업데이트함으로써 $T_j$ 추정 알고리즘의 오프셋 전압을 가변補正(Adaptive Compensation)합니다.

5. 차세대 모듈 패키징 설계를 위한 방안 및 결론

와이어 봉딩 힐 크랙 및 이에 동반되는 접합 온도 추정 오류 문제를 근본적으로 해결하기 위해서는 패키징 소재와 구조 자체의 진화가 병행되어야 합니다.

• 구리 리본 봉딩(Cu Ribbon Bonding) 및 DLB(Direct Lead Bonding): 선형 접촉이 아닌 면적 접촉 구조를 적용하여 열응력을 분산시키고 힐 영역의 국소 스트레인을 극적으로 감소시킵니다.
• Ag/Cu 소intering 접합 기술: 기존 솔더링(Soldering) 및 알루미늄 와이어 기술을 탈피하여 높은 융점과 우수한 피로 수명을 갖는 은/구리 신터링 기술을 접합부에 전체적으로 적용합니다.
• 온칩(On-chip) 온도 센서 통합: TSEP 전압 추정 방식의 한계를 극복하기 위해 SiC 칩 내부 에피층에 다이오드 또는 섭씨 센서를 직접 패턴화하는 방식을 도입합니다.

SiC MOSFET 전력 모듈의 파워 사이클링 시험 중 신뢰성 높은 수명 데이터를 얻기 위해서는 **와이어 봉딩 힐 크랙에 의한 전기적 왜곡 현상을 정확하게 이해하는 것이 필수적**입니다. 단순한 온도 추정치 산출을 넘어 기생 성분 변화를 실시간으로 모니터링하고 분리해 내는 고도화된 트러블슈팅 기법이야말로 고품질 전력 반도체 모듈 개발의 핵심 역량입니다.