GaN HEMT 더블 펄스 테스트(DPT) 기생 인덕턴스 제어와 케빈 소스 기반 게이트 드라이버 회로 최적화 트러블슈팅

🌐 English Abstract

This article provides a comprehensive technical guide on mitigating Vds voltage overshoot and ringing caused by parasitic inductance during Double Pulse Testing (DPT) of GaN HEMTs. It explores the physics behind high di/dt switching dynamics, common source inductance (CSI) impact, and practical troubleshooting methodologies. Furthermore, it details the implementation of Kelvin source configurations, asymmetrical gate resistors, negative gate bias, and optimized PCB layout strategies to achieve robust power stage performance.

차세대 전력 반도체인 차화갈륨(GaN, Gallium Nitride) HEMT(High Electron Mobility Transistor)는 기존 실리콘(Si) MOSFET 대비 압도적으로 빠른 스위칭 속도(High $dv/dt$, $di/dt$)와 낮은 온 저항($R_{DS(on)}$)을 자랑합니다. 그러나 이러한 초고속 스위칭 특성은 반대급부로 회로 내 기생 인덕턴스(Parasitic Inductance)에 극도로 민감하게 반응하는 부작용을 초래합니다.

특히 GaN HEMT의 동적 스위칭 특성을 평가하는 **더블 펄스 테스트(DPT, Double Pulse Test)** 과정에서 드레인-소스 간 전압($V_{DS}$)에 심각한 오버슈트(Overshoot)와 링잉(Ringing)이 발생하곤 합니다. 이는 전력 소자의 스펙 한계(Absolute Maximum Ratings)를 초과하여 소자를 파괴하거나, 잘못된 측정 결과를 유발하는 주원인이 됩니다.

본 포스팅에서는 DPT 수행 중 발생하는 $V_{DS}$ 오버슈트의 물리적 근원인 기생 인덕턴스를 분석하고, 이를 근본적으로 해결하기 위한 **케빈 소스(Kelvin Source)** 구조 적용 및 게이트 드라이버 회로 최적화(Gate Driver Circuit Optimization) 트러블슈팅 기법을 실무 관점에서 깊이 있게 다룹니다.

1. GaN HEMT DPT 시 전압 오버슈트 및 링잉 발생 메커니즘

더블 펄스 테스트(DPT)는 전력 반도체의 턴온(Turn-on), 턴오프(Turn-off) 동작 시 스위칭 손실($E_{on}, E_{off}$), 역회복 특성, 그리고 과도 응답을 정확히 측정하기 위한 표준 기법입니다. 그러나 고속 스위칭 시 발생하는 고전압/고전류 변화율은 PCB 패턴 및 패키지 내부의 아주 작은 기생 성분과 결합하여 커다란 문제를 일으킵니다.

1) $V_{DS}$ 과도 전압 오버슈트의 수학적 모델

스위치가 차단(Turn-off)될 때, 파워 루프(Power Loop)에 존재하는 총 기생 인덕턴스($L_{loop}$)에 의해 유도되는 역기전력은 다음과 같은 기초 방식을 따릅니다.

$V_{DS,peak} = V_{DC} + L_{loop} \times \left( \frac{di_D}{dt} \right)$

GaN HEMT는 $di/dt$가 $10\,A/ns$를 쉽게 상회합니다. 이때 파워 루프 인덕턴스 $L_{loop}$가 단 $5\,nH$만 존재하더라도 과도 전압은 $50\,V$ 이상 추가로 급증하게 됩니다. 이 값이 $V_{DC}$ 버스 전압에 더해지면서 소자의 정격 전압(Breakdown Voltage)을 초과할 수 있습니다.

2) L-C 공진에 의한 전압 링잉(Ringing)

턴오프 직후 파워 루프 인덕턴스($L_{loop}$)와 GaN HEMT의 출력 용량(Output Capacitance, $C_{oss}$)은 직렬 RLC 공진 회로를 형성합니다. 이때 형성되는 링잉 주파수($f_r$)는 아래 공식으로 결정됩니다.

• 공진 주파수 수식: $f_r = \frac{1}{2\pi \sqrt{L_{loop} \cdot C_{oss}}}$
• 문제점: 감쇠 저항(Damping Factor)이 충분하지 않을 경우, 높은 고주파 RF 노이즈(EMI/EMC 문제)를 유발하며 게이트 단자로 전압이 피드백되어 **오작동(False Turn-on)**을 일으킵니다.

3) 공통 소스 인덕턴스(CSI, Common Source Inductance)의 위협

기생 인덕턴스 중에서도 가장 치명적인 성분은 공통 소스 인덕턴스(CSI, $L_{CS}$)입니다. CSI는 대전류가 흐르는 파워 루프(Power Loop)와 게이트 신호가 전달되는 드라이브 루프(Drive Loop)가 공유하는 소스 경로상의 인덕턴스입니다.

구분	동작 상태 ($di/dt$)	CSI 유도 전압 ($V_{Lcs}$)	게이트-소스 전압 ($V_{GS}$)에 미치는 영향
Turn-on	전류 급증 ($di/dt > 0$)	양의 전압 형성 ($+V_{Lcs}$)	실제 $V_{GS}$ 감소 $\rightarrow$ 스위칭 속도 저하 및 손실 증가
Turn-off	전류 급감 ($di/dt < 0$)	음의 전압 형성 ($-V_{Lcs}$)	실제 $V_{GS}$ 상승 $\rightarrow$ 재통전(Re-turn on) 및 소자 파괴 위험

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2. 핵심 해결책: 케빈 소스(Kelvin Source) 구조의 적용

공통 소스 인덕턴스($L_{CS}$)에 의한 피드백 노이즈를 제어하기 위한 가장 완벽한 물리적 솔루션은 케빈 소스(Kelvin Source) 접속 구조를 적용하는 것입니다.

1) 케빈 소스 구조의 작동 원리

케빈 소스 핀은 스위치의 드레인 대전류가 흐르는 주 소스 단자(Power Source)와 게이트 제어 전압의 기준이 되는 소스 단자(Driver Source)를 실리콘 다이(Die) 레벨에서 물리적으로 분리한 구조입니다.

• 경로의 분리: 주 파워 전류($I_D$)는 파워 소스 패드로만 흐르고, 게이트 충방전 전류($I_G$)는 케빈 소스 패드로만 흐릅니다.
• 상호 간섭 차단: 주 회로의 높은 $di/dt$에 의해 파워 소스 인덕턴스에 전압 강하가 발생하더라도, 게이트 드라이버 전압 기준점인 케빈 소스는 영향을 받지 않아 **게이트 신호 변형(Distortion)을 근본적으로 방지**합니다.

2) PCB 레이아웃 구현 가이드라인

케빈 소스 구조를 구비한 GaN 패키지(예: TO-247-4L, DFN 8x8, PQFN)를 설계할 때 아래 PCB 레이아웃 수칙을 반드시 준수해야 합니다.

1. 독립적인 게이트 리턴 패스(Dedicated Return Path): 게이트 드라이버 IC의 GND 핀은 절대로 파워 GND 레이어에 직접 꽂지 말고, 반드시 **케빈 소스 핀(Kelvin Source Pin)으로 직접 별도 트레이싱(Star Connection)**해야 합니다.
2. 루프 면적 최소화: 게이트 신호선(Gate Trace)과 케빈 소스 신호선(Kelvin Source Trace)을 디퍼런셜 페어(Differential Pair)처럼 **상하 레이어에 겹치게 배치(Overlapping Trace)**하거나 평행하게 밀착시켜 게이트 루프 인덕턴스($L_g$)를 $1\,nH$ 이하로 낮추어야 합니다.
3. 파워 징크 바이패스: 파워 소스 GND와 게이트 GND는 오직 IC 내부 또는 소자 단자 1지점(Single Point)에서만 연결되도록 기하학적으로 격리합니다.

3. 게이트 드라이버 회로 최적화 및 트러블슈팅 단계

케빈 소스를 적용했음에도 여전히 남아있는 파워 루프 인덕턴스와 밀러 효과(Miller Effect)로 인한 전압 링잉을 억제하기 위해서는 게이트 드라이버 주변 회로의 세밀한 튜닝이 필수적입니다.

1) 비대칭 게이트 저항($R_{g,on} / R_{g,off}$)의 분리 설계

GaN HEMT는 턴온 시 $dv/dt$ 제어를 통한 노이즈 억제와 턴오프 시 빠른 소자를 통한 스위칭 손실 감소라는 상충되는 목표를 가집니다. 이를 위해 Turn-on 저항과 Turn-off 저항을 독립적으로 구성합니다.

• $R_{g,on}$ 최적화: 턴온 시 게이트 전류 공급 속도를 완화하여 $dv/dt$ 및 파워 루프 링잉을 줄입니다. (일반적으로 $5 \sim 20\,\Omega$ 범위)
• $R_{g,off}$ 및 다이오드 병렬 구성: 턴오프 시에는 저항을 매우 낮추어($1 \sim 3\,\Omega$) $C_{gd}$를 통해 유입되는 밀러 전류를 신속히 방전시킵니다. 이를 위해 $R_{g,on}$ 양단에 쇼트키 다이오드(Schottky Diode)를 역병렬로 배치합니다.

2) 음의 게이트 바이어스(Negative Gate Bias) 적용

GaN HEMT의 게이트 임계 전압($V_{GS(th)}$)은 약 $1.2 \sim 2.0\,V$ 수준으로 Silcon MOSFET 대비 매우 낮습니다. 높은 $dv/dt$ 조건에서 밀러 용량($C_{gd}$)을 통해 게이트로 유입되는 변위 전류($I = C_{gd} \cdot \frac{dv}{dt}$)가 발생하면 $V_{GS}$가 $V_{GS(th)}$를 넘어 **오작동 턴온(False Turn-on 및 Short Circuit)**이 발생할 수 있습니다.

해결책: 턴오프 시 게이트에 $-2\,V \sim -5\,V$ 수준의 음(Negative) 바이어스 전압을 인가합니다. 이를 통해 밀러 전류 유입으로 전압이 상승하더라도 임계 전압($V_{GS(th)}$)까지 도달하는 마진을 확보하여 오작동을 원천 봉쇄합니다.

3) 페라이트 비드(Ferrite Bead) 활용

게이트 직렬 경로에 아주 작은 사이즈의 고주파 감쇠용 **페라이트 비드(Ferrite Bead)**를 추가하면 직류/저주파 드라이빙 신호에는 영향을 주지 않으면서, 링잉을 유발하는 고주파($100\,MHz$ 이상) 공진 에너지를 열로 흡수하여 제거할 수 있습니다.

주의사항: 페라이트 비드의 직렬 인덕턴스 성분이 과도하면 오히려 게이트 지연(Delay)이 발생하므로, DC 저항이 낮고 $100\,MHz$ 대역에서 $10 \sim 30\,\Omega$ 수준의 임피던스를 갖는 GaN 전용 비드를 선택해야 합니다.

4) 파워 루프 미니마이제이션 (Vertical Loop Design)

PCB 상에서 DC 버스 캡(Decoupling Capacitor), 하이사이드는 물론 로우사이드 GaN 소자 사이의 전류 루프 면적을 **수직 레이어 배치(Vertical Power Loop)** 구조로 구축합니다.

• Top Layer: GaN HEMT 및 DC 차단 콘덴서 배치
• Inner Layer 1: Power GND (복귀 전류 경로)
• 전류 경로와 복귀 경로를 수직으로 중첩시켜 **자속 상쇄 효과(Flux Cancellation Effect)**를 극대화함으로써 파워 루프 인덕턴스를 $1\,nH$ 미만으로 축소 가능합니다.

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4. 더블 펄스 테스트(DPT) 측정 환경 및 계측 트러블슈팅

전압 오버슈트 및 링잉 문제 현상이 실제 파워 회로의 문제인지, 아니면 계측용 오실로스코프 **프로브의 잘못된 결착(Probing Error)**에 의한 착시 현상인지를 구별하는 것이 매우 중요합니다.

1) 저인덕턴스 프로빙 기법 (Ground Spring 사용)

오실로스코프의 기본 악어클립(Ground Lead)은 그 자체로 $100\,nH$ 이상의 기생 인덕턴스를 형성하는 안테나 역할을 하여, 심각한 고주파 링잉 노이즈를 스코프 화면에 왜곡하여 표시합니다.

• 개선책: 악어클립을 즉시 제거하고 **그라운드 스프링(Ground Spring)**을 프로브 팁에 장착하여 소자의 패드와 가장 가까운 지점에 직접 접촉시켜야 합니다.
• 광절연 프로브(Optically Isolated Probe): 게이트 전압($V_{GS}$)과 같이 동상 모드 전압(Common Mode Voltage) 노이즈가 극심한 하이사이드 측정 시에는 고역폭 광절연 프로브(예: Tektronix IsoVu 시리즈)를 활용하여 CMRR을 극대화해야 합니다.

2) 동축 션트 저항(Coaxial Shunt Resistor)을 이용한 전류 측정

일반적인 로고스키 코일(Rogowski Coil)이나 전류 프로브는 대역폭($Bandwidth$)의 한계로 인해 $ns$ 단위의 GaN 전류 변화율($di/dt$)을 추적하지 못하고 파형을 뭉개버립니다. $1\,GHz$ 이상 대역폭을 지원하는 **동축 션트(Coaxial Shunt / SDN Research 등)**를 로우사이드 소스 단에 직렬 연결하여 왜곡 없는 드레인 전류($I_D$) 파형을 포착해야 합니다.

5. 결론 및 종합 요약

GaN HEMT를 적용한 고효율/고밀도 전력변환 장치 설계 시, 더블 펄스 테스트(DPT)에서 관찰되는 $V_{DS}$ 전압 오버슈트 및 링잉 현상은 단순한 노이즈가 아닌 소자 파괴와 직결되는 치명적인 위험 요인입니다.

이러한 트러블슈팅의 핵심 요약은 다음과 같습니다.

1. 케빈 소스(Kelvin Source) 적용: 드라이브 루프와 파워 루프의 공통 소스 인덕턴스($L_{CS}$)를 분리하여 게이트 피드백 노이즈 원천 차단.
2. 게이트 드라이버 회로 최적화: 비대칭 $R_g$ 구성, 음(-2V~-3V)의 턴오프 바이어스 인가, 페라이트 비드 적재적소 활용을 통해 밀러 효과에 의한 False Turn-on 방지.
3. PCB 레이아웃 개선: 자속 상쇄 기법(Flux Cancellation)을 적용한 수직 루프 설계를 통해 파워 루프 인덕턴스 최소화.
4. 정밀 프로빙 기법: 그라운드 스프링 및 광절연 프로브를 통한 측정 오차 제거.

이상의 하드웨어 설계 최적화 공정을 체계적으로 적용한다면 GaN HEMT 본연의 빠른 스위칭 속도와 높은 효율을 안전하게 100% 이끌어낼 수 있을 것입니다.