고속 디지털 PCB 설계의 PDN 임피던스 목표 초과 노이즈 해결과 Ansys SIwave 기반 디커플링 콘덴서 최적화 기법

🌐 English Abstract

This article explores practical power integrity (PI) troubleshooting techniques for high-speed digital PCB designs where Power Delivery Network (PDN) target impedance limits are breached. It covers the physics of power rail noise and anti-resonance peaks, followed by step-by-step decoupling capacitor optimization using Ansys SIwave simulation software. Readers will gain actionable engineering insights on reducing loop inductance, mitigating MLCC DC bias effects, and balancing BOM cost with target impedance compliance.

최근 고성능 SoC, FPGA, 그리고 DDR5 메모리와 같은 고속 디지털 시스템의 동작 주파수가 가파르게 상승하고 동작 전압은 낮아짐에 따라, 전원 무결성(Power Integrity, PI) 확보는 PCB 설계의 사활을 가르는 핵심 요소가 되었습니다. 동작 전압이 $0.8\text{V}$ 이하로 떨어지고 전류 변동 폭($\Delta I$)이 수십 암페어에 달하는 환경에서는 아주 미세한 전원 임피던스 불균형도 심각한 전원 노이즈(Power Rail Ripple) 및 동기식 스위칭 노이즈(Synchronous Switching Noise, SSN)를 유발합니다.

본 포스팅에서는 **PDN(Power Delivery Network) 목표 임피던스(Target Impedance)**가 초과되었을 때 발생하는 전원 노이즈 문제의 근본적인 원인을 물리적으로 분석하고, 산업 표준 EDA 툴인 **Ansys SIwave**를 활용하여 디커플링 콘덴서(Decoupling Capacitor)의 수량과 배치를 최적화하는 트러블슈팅(Troubleshooting) 실무 가이드를 제공합니다.

1. PDN 목표 임피던스(Target Impedance)와 전원 노이즈의 메커니즘

PDN의 주요 목적은 전원 공급 장치(Voltage Regulator Module, VRM)부터 실리콘 다이(Die) 내부의 과도 전류 요청까지 전체 주파수 영역대에 걸쳐 안정적인 전압을 공급하는 것입니다. 전원 공급 망의 임피던스가 허용 기준을 넘어서면, IC 스위칭 시 발생하는 급격한 전류 변화량($di/dt$)에 의해 전압 강하(IR Drop) 및 링잉(Ringing)이 발생하게 됩니다.

목표 임피던스($Z_{\text{target}}$) 수식 및 정의

목표 임피던스는 허용 가능한 최대 전압 리플(Voltage Ripple)과 최대 과도 스위칭 전류($\Delta I_{\text{max}}$)의 비로 산출됩니다.

$Z_{\text{target}} = \frac{V_{\text{dd}} \times \text{Ripple Allowable (\%)}}{\Delta I_{\text{max}}}$

예를 들어 $1.0\text{V}$ 전원 레일에서 허용 리플이 $3\%(30\text{mV})$이고, 과도 스위칭 전류 변동량이 $10\text{A}$라면, 해당 전원 레일의 목표 임피던스는 **$3\text{m}\Omega$** 이하로 전 주파수 대역에서 유지되어야 합니다.

주파수 영역별 PDN 구성 요소와 병렬 공진(Anti-Resonance)

전원 망은 주파수 대역에 따라 담당하는 수동 소자와 기생 성분이 다릅니다:

• 저주파 영역 (DC ~ 수백 kHz): VRM의 궤환 루프(Feedback Loop) 및 벌크 콘덴서(Bulk Capacitors)가 전원 공급을 담당합니다.
• 중주파 영역 (수백 kHz ~ 수백 MHz): PCB 상에 적재되는 온보드 MLCC(Multi-Layer Ceramic Capacitors)가 커버합니다.
• 고주파 영역 (수백 MHz ~ GHz): PCB 전원/접지 평면간 평면 용량(Plane Cavity Capacitance)과 BGA 패키지 내 온패키지 콘덴서(On-Package Capacitors, OPC)가 담당합니다.
• 초고주파 영역 (GHz 이상): 온다이 용량(On-Die Capacitance)이 커버합니다.

문제는 상이한 용량과 등가 직렬 인덕턴스(Equivalent Series Inductance, ESL)를 가진 서로 다른 콘덴서들이 병렬로 연결될 때 발생합니다. 용량이 큰 콘덴서의 인덕티브(Inductive) 특성과 용량이 작은 콘덴서의 캐패시티브(Capacitive) 특성이 만나는 지점에서 **병렬 공진(Anti-Resonance Peak)**이 형성되어, 임피던스가 국소적으로 솟구치는 기계적/전기적 임피던스 위반 현상이 생기게 됩니다.

2. Ansys SIwave를 활용한 전원 무결성(PI) 해석 프로세스

실제 PCB 레이아웃이 완성된 단계에서 손으로 모든 기생 성분(Parasitics)을 계산하는 것은 불가능합니다. Ansys SIwave는 풀 웨이브(Full-wave) 전자기장 풀이(EM Solver)를 통해 PCB의 전원/접지 평면과 스루홀 비아(Via) 및 패드 구조 전체의 S/Z-파라미터를 정밀하게 추출해 줍니다.

Step 1: ECAD 데이터 임포트 및 스택업(Stackup) 검증

Altium, Cadence Allegro, 또는 Mentor BoardStation 등에서 내보낸 ODB++ 또는 IPC-2581 파일을 SIwave로 불러옵니다. 이때 금속 층의 유효 도금 두께(Copper Thickness) 및 유전체의 유전율(Relative Permittivity, $\epsilon_r$), 유전 손실 정접(Loss Tangent, $\tan\delta$) 데이터가 정확히 정의되었는지 확인해야 합니다.

Step 2: 포트(Port) 설정 및 VRM/IC 핀 정의

전원 무결성 해석의 정확도는 포트 설정의 정교함에 좌우됩니다.

• VRM Port: 전원 공급원 위치에 Low-Impedance Spice 모델 또는 RL 직렬 회로 형태로 포트를 배치합니다.
• IC Power Port: 전력을 소비하는 BGA 핀의 Power/GND 핀쌍에 포트를 생성합니다. 핀 수가 많은 BGA의 경우, 전류 분포를 고려하여 Grouping Port로 묶어서 지정합니다.

Step 3: Z-Parameter Sweep 해석 및 목표 임피던스 비교

SIwave의 SYZ Solver를 실행하여 $10\text{kHz}$부터 $1\text{GHz}$ 대역까지 AC 주파수 스윕(Frequency Sweep)을 수행합니다. 해석 결과를 통해 특정 주파수 대역에서 목표 임피던스($Z_{\text{target}}$) 커브를 상회하는 피크(Peak) 영역을 추출합니다.

3. 디커플링 콘덴서 최적화 및 트러블슈팅 실무 전략

임피던스 피크가 관찰되었을 때, 단순히 콘덴서 수량을 무작위로 늘리는 것은 PCB 스페이스 부족 및 BOM(Bill of Materials) 단가 상승을 초래합니다. 체계적인 디커플링 콘덴서 최적화 기법이 필요합니다.

가. ESL(Equivalent Series Inductance) 저감 전략

디커플링 콘덴서의 고주파 성능을 결정짓는 가장 결정적인 요소는 용량(Capacitance)이 아니라 **등가 직렬 인덕턴스(ESL)**입니다. 공진 주파수($f_r$) 이후의 주파수대에서는 $Z \approx 2\pi f \cdot \text{ESL}$ 특성을 보이므로, ESL을 낮추는 것이 핵심입니다.

• Small Package 전환: 0603(1608) 규격보다는 0402(1005), 0201(0603) 및 01005 사이즈의 미세 MLCC를 사용하여 자체 패키지 인덕턴스를 단축시킵니다.
• Low-ESL 구조 소자 채택: L/W 비가 역전된 0306 또는 0508 형태의 Reverse Geometry Capacitor (LW Reverse) 및 3단자 관통형 콘덴서를 고주파 피크 영역에 배치합니다.

나. 비아 팬아웃(Via Fan-out) 및 루프 인덕턴스(Loop Inductance) 최적화

콘덴서 본체의 ESL보다 PCB 레이아웃에 의해 추가되는 **루프 인덕턴스($L_{\text{loop}}$)**가 더 큰 경우가 빈번합니다. 루프 인덕턴스는 다음과 같은 구성 요소의 합입니다.

$L_{\text{loop}} = L_{\text{trace}} + L_{\text{via}} + L_{\text{cap\_esl}} + L_{\text{plane\_return}}$

SIwave의 **Resonance Mode Analysis** 및 **Capacitor Loop Inductance Matrix** 기능을 사용하여 PCB 인덕턴스를 최적화하는 구체적인 가이드라인은 다음과 같습니다:

1. Via-in-Pad 적용: MLCC 패드 내부 또는 바로 측면에 비아를 배치하여 패턴 인덕턴스($L_{\text{trace}}$)를 근사적으로 $0\text{nH}$로 만듭니다.
2. 근접 비아 쌍(Paired Vias): Power 비아와 Ground 비아를 최대한 가깝게 상호 배치하여, 역방향 전류에 의한 상호 인덕턴스(Mutual Inductance) 결합으로 전체 인덕턴스를 상쇄시킵니다.
3. Plane Layer Depth 고려: 전원/접지 참조 평면(Reference Plane)을 PCB 상판(Top Layer)과 가까운 내층(Inner Layer 2, 3)에 할당하여 비아 길이(Via Height) 자체를 줄입니다.

다. 엣지 케이스: DC Bias Effect(DC 바이어스 효과)에 따른 실효 용량 감소 반영

실무 현장에서 흔히 범하는 실수가 **MLCC의 DC Bias 특성**을 누락하는 것입니다. Class II 유전체(X7R, X5R, X6S 등)를 사용하는 고용량 MLCC는 소자 양단에 정격 DC 전압이 인가될 경우, 실효 정전 용량이 **최대 $50\% \sim 80\%$까지 감소**합니다.

MLCC 유전체 재질	DC Bias 정전 용량 변화율	주요 권장 응용처
C0G / NP0 (Class I)	변화 없음 ($0\%$)	고주파 RF, 초정밀 RF/Clock 필터링
X7R / X7S (Class II)	$-20\% \sim -50\%$ 감소	일반적인 PDN 중주파 디커플링
X5R / Y5V (Class II/III)	$-50\% \sim -85\%$ 급격한 감소	저가형 벌크 용량 (PDN 정밀 해석시 비추천)

Ansys SIwave의 Capacitor Component Properties 설정 시, 단순히 스키매틱의 공상 용량(Nominal Capacitance)을 넣지 않고, **실제 동작 DC 전압이 반영된 SPICE/S-Parameter 소자 모델**을 지정해야 시뮬레이션과 실제 필드 측정 결과 간의 갭을 없앨 수 있습니다.

라. SIwave PI Optimizer를 이용한 BOM 최적화

Ansys SIwave의 자동화 알고리즘인 **PI Optimizer** 모듈을 활용하면, 사용자가 지정한 $Z_{\text{target}}$ 마진 내에서 지정된 위치 후보군(Candidate Locations) 중 **최소 수량 및 최소 비용의 콘덴서 조합**을 가상 머신 러닝 기법으로 도출할 수 있습니다.

1. 해석 대상 전원 망의 주파수별 Target Impedance Profile을 입력합니다.
2. 적용 가능한 소자 라이브러리(Part Vendor S-parameter Set)를 매핑합니다.
3. 알고리즘을 실행하면 불필요하게 겹치는 병렬 공진 영역의 콘덴서가 자동으로 제거(Removal)되거나 더 적합한 값으로 교체(Replacement)됩니다.

4. 실무 트러블슈팅 사례 분석 (Case Study)

다음은 실제 초고속 SoC Core 전원 레일($0.75\text{V}$, 최대 $40\text{A}$ 변동) 시뮬레이션 중 발생한 PDN 목표 임피던스 초과 문제 및 이를 해결한 실제 개선 절차입니다.

문제 상황 분석

초기 설계 상태에서 SIwave SYZ 해석을 수행한 결과, $120\text{MHz}$ 부근에서 목표 임피던스인 $2\text{m}\Omega$를 크게 웃도는 **$8.5\text{m}\Omega$의 대형 병렬 공진 피크(Anti-Resonance Peak)**가 관측되었습니다. 이로 인해 transient time-domain 해석 결과, $0.75\text{V}$ 라인에 약 $\pm 65\text{mV}$ 이상의 과도 전압 링잉이 발생하여 시스템 다운 현상이 예측되었습니다.

원인 진단

SIwave의 Current Density Map 및 Impedance spatial plot을 시각화해 본 결과, $22\mu\text{F}$ 벌크 콘덴서의 ESL 성분과 BGA 부근에 조밀하게 박힌 $100\text{nF}$ MLCC 사이에서 강한 병렬 공진이 일어나는 것을 확인하였습니다. 또한, BGA 하부 BTM layer에 위치한 $100\text{nF}$ 콘덴서의 비아 팬아웃 인덕턴스가 길어 실제 효과를 내지 못하고 있었습니다.

엔지니어링 조치 및 트러블슈팅 단계

• 조치 1 (병렬 공진 완화): 공진점인 $120\text{MHz}$ 부근을 억제하기 위해 자체 공진 주파수(SRF)가 $120\text{MHz}$ 근방에 위치하는 **$10\text{nF} (0201)$ 콘덴서 및 $1\mu\text{F} (0306 Low-ESL)** 소자를 신규 투입했습니다.
• 조치 2 (비아 패턴 재설계): $100\text{nF}$ MLCC 패드에 적용된 일반 트레이스 연결 패턴을 전면 폐기하고, 패드 옆에 비아를 바짝 밀착시키는 **Short Loop Fan-out** 기법을 적용하여 루프 인덕턴스를 기존 $1.2\text{nH}$에서 $0.35\text{nH}$로 단축시켰습니다.
• 조치 3 (DC Bias 보정): 실제 $0.75\text{V}$ 동작 환경을 반영한 Murata S-parameter 데이터베이스를 재적용하여 실제 정전용량 저하를 보정한 정밀 해석을 재수행했습니다.

최종 개선 결과

SIwave 재해석 결과, $120\text{MHz}$ 대역의 임피던스 피크가 **$1.8\text{m}\Omega$로 대폭 감소**하여 전 주파수 대역($10\text{kHz} \sim 1\text{GHz}$)에서 Target Impedance 수치를 완전히 만족하였습니다. 실제 제작된 HW 보드 타임 도메인 오실로스코프 측정에서도 전원 노이즈 리플이 기존 $65\text{mV}$에서 **$18\text{mV}$ 수치로 $72\%$ 대폭 개선**되었음을 검증할 수 있었습니다.

5. 결론 및 고속 PCB PDN 설계를 위한 체크리스트

고속 디지털 PCB 설계 시 발생되는 전원 노이즈 문제는 단순한 콘덴서 추가만으로 해결할 수 없으며, 주파수 영역에 따른 종합적인 PDN 시스템 관점에서의 접근이 필수적입니다. Ansys SIwave와 같은 풀 에이전트 전자기장 파라메트릭 해석 툴을 통해 설계 초기 및 시경계 단계에서 정확히 임피던스를 검증하고 트러블슈팅하는 프로세스를 내재화해야 합니다.

📋 PDN 설계 현장 실무 체크리스트

• [ ] 과도 전류 변화량($\Delta I$)과 허용 전압 리플을 바탕으로 정확한 **Target Impedance($Z_{\text{target}}$)**를 산출했는가?
• [ ] MLCC 부품 모델링 시 **DC Bias에 의한 용량 감소 특성**을 고려한 실제 S-Parameter/SPICE 데이터를 적용했는가?
• [ ] 전원/접지 평면 비아 연결 시 **루프 인덕턴스($L_{\text{loop}}$)**를 최소화하도록 Via-in-Pad 또는 최단 비아 배치를 수행했는가?
• [ ] 서로 다른 용량의 콘덴서 병렬 배치 시 발생할 수 있는 **병렬 공진 피크(Anti-Resonance Peak)** 위치를 SIwave로 점검했는가?
• [ ] 고주파 노이즈가 유발되는 BGA 핀 근처에 **Low-ESL 콘덴서(0306, 3-Terminal 등)**를 적절히 도포하였는가?

위 가이드라인과 SIwave 기반의 체계적인 트러블슈팅 기법을 설계 흐름에 적용한다면, PCB 시제품 제작 후 발생하는 전원 무결성 실패 리스크를 극적으로 줄이고, 재설계(Re-spin)에 드는 막대한 비용과 개발 시간을 획기적으로 단축할 수 있을 것입니다.